「photonic VRAM issue（フォトニック VRAM の課題）」は現実に存在し、定量化可能で、構造的なものです。しかし silicon photonics はそれを一挙に解決するわけではありません。この課題は3 段階の地平（horizon）にわたって解決され、そのうち現時点で実装可能なのは第 1 段階のみです。本稿は検証済みの調査です。以下に挙げるすべての数値は査読済み文献または一次情報源に遡ることができ、私たちが見つけた最も魅力的なベンダー主張のうち上位 4 件は敵対的に反証され、推奨事項から除外されています。
要点を明確に述べます。photonics はまずインターコネクト（ビットあたりのエネルギーと到達距離）を改善し、それがダイエッジの一等地を解放することで間接的に VRAM 容量を取り戻します。メモリ配置を光ディスアグリゲーションとプーリングによって改善するのはその後であり、これこそが本来の「photonic VRAM」の見返りです。フォトニックメモリそのもの（optical RAM、インメモリ演算）は依然として研究段階の賭けです。
結論。スケールアップ／スケールアウトのファブリック向けに co-packaged / optical I/O を今すぐ導入してください（これによりローカル HBM を増やすための一等地も解放されます）。次に光でプールされた HBM へ移行し、容量の弾力性と引き換えに約 200 ns のアクセス税を受け入れます。フォトニックインメモリ演算は計画ではなくヘッジとして扱ってください。ロックインを避けるため UCIe-optical + CXL セマンティクスで標準化してください。
1. 問題を定量化する
ボトルネックはメモリとインターコネクトの壁であって、演算の壁ではありません。およそ 20 年間（Gholami 他、AI and Memory Wall、IEEE Micro 2024）で、スケーリング率は大きく乖離しました。
| 軸 | 2 年あたりの成長 | 20 年間の合計 | 評価 |
|---|---|---|---|
| ピークサーバー演算性能（FLOPS） | 3.0× | ~60,000× | 先行する |
| DRAM 帯域幅 | 1.6× | ~100× | 遅れをとる |
| インターコネクト帯域幅 | 1.4× | ~30× | 最も遅れる |
演算能力はメモリ帯域幅を約 600× 、インターコネクトを約 2,000× 上回りました。さらにその上に重なるのが、LLM のモデルサイズが 2 年あたり 410× 成長した一方、単一 GPU のメモリは 2 年あたりわずか 2× しか成長しなかったという事実です。この差により、モデルは多数のアクセラレータに分割せざるを得なくなり、容量の問題がインターコネクトの問題へと変換されます。まさにここが photonics の効きどころです。（検証から引き継いだ注意点：410× という数値はフラッグシップ／MoE モデルを反映しており、密（dense）モデルの成長を誇張しています。ただし重要なのはその差です。）
2. なぜ HBM + 電気 SerDes だけでは解決できないのか
物理的な天井が 2 つあり、いずれもダイエッジ、すなわちエンジニアが「beachfront（一等地）」と呼ぶ周縁部に関わるものです。
- 演算はダイの面積に比例してスケールし、I/O はダイの周長に比例してスケールします。HBM PHY と電気 SerDes は同じ有限の岸辺を奪い合います。メモリスタックと銅の I/O を無限に増やすことはできません。
- 電気 SerDes はビットあたりのエネルギーと到達距離の壁に突き当たります（数 pJ/bit、~数十 cm）。帯域幅を上げると電力密度と信号品位が崩壊します。これがラック内の銅配線が頭打ちになっている理由です。
その帰結として、HBM3E→HBM4 は積層を続けますが、メモリと演算の比率はパッケージに溶接されて固定され、パッケージ間でメモリをプールできるはずのインターコネクトは電気的に上限がかかっています。検証済みの業界メカニズム、すなわち光接続を XPU に直接引き込むことは「非常に価値の高いダイエッジの一等地を解放し、それを転用して XPU パッケージ内の HBM 量を大幅に増やせる」というものであり、これこそインターコネクト技術が容量を買い戻す仕組みです。
3. フォトニックのツールボックス — 各アプローチが実際に果たす役割
| アプローチ | 役割 | 解決対象 | 成熟度 |
|---|---|---|---|
| Ayar Labs TeraPHY（UCIe optical chiplet） | エッジの SerDes を DWDM optical I/O で置き換える。最大 8 Tbps、16-λ SuperNova レーザー、~5 pJ/bit。世界初の UCIe optical chiplet → マルチベンダー、プロトコル非依存 | リンクエネルギー + 到達距離。一等地を解放 | 製品／近い将来 |
| Celestial AI Photonic Fabric（Marvell が 2025 年 12 月に買収） | チップ間およびチップ・メモリ間の光接続。16 Tbps/chiplet。Gen1 モジュールは約 2.07 TB プール、7.2 Tbps、~200 ns | ディスアグリゲーション／HBM プーリング | 設計組み込み／中期 |
| Lightmatter Passage | 3D フォトニックインターポーザ + CPO、高密度 DWDM | パッケージ帯域幅密度 | 新興 |
| Nvidia / TSMC CPO ロードマップ | スケールアップ／スケールアウトのスイッチング向け co-packaged optics | ファブリック電力 + ラディックス | 2026 年頃 |
| Optical CXL / メモリプーリング | CXL セマンティクス上のラックスケールメモリプール | 容量の弾力性 | 新興 |
| フォトニックインメモリ演算（pSRAM） | 光ドメインでの演算、~2.5 TOPS/W | メモリ・演算間の往復 | 研究 |
4. 定量的な実現可能性（計算）
4.1 ビットあたりのエネルギー — 決定的な指標
電気 SerDes は数 pJ/bit に位置します。査読済みの光リンクエレクトロニクスはサブ pJ/bit の領域にあります。3D 集積のマイクロリング共振器リンクは合計 ~120 fJ/bit を達成し（1 V スイングで TX 50 fJ/bit + RX 70 fJ/bit、Nature Photonics 2025）、DWDM の熱チューニングは ~313～334 fJ/bit まで低下します（IEEE CICC 2024）。
4.2 帯域幅密度 — 電気が追随できない領域
岸辺（shoreline）密度は ~2.02 Tbps/mm（8.10 mm のエッジから 16.384 Tbps、CICC 2024）に達し、面積密度は 5.3 Tb/s/mm²（3D トランシーバ、Nature Photonics 2025）に達します。いずれも電気の実用限界を超えています。
正直な但し書き。これらの実験室の数値は、壁面電力効率 ~10% のレーザーと、DAC/ADC/SerDes スタックを除外しています。システムレベルの pJ/bit は実際にはかなり高くなります。優位性は本物ですが、リンクエレクトロニクス単体の数値が示唆するほど大きくはありません。
反証済み — 引用しないこと。「実証済みの大規模ダイ間経路として >2 Tbps/mm かつ サブ 1 pJ/bit」という複合主張は 0対3 で否決されました。各数値は個別には成立しますが、大規模での複合主張は成立しません。
4.3 ディスアグリゲーションのレイテンシ計算 — 荷重を支えるトレードオフ
ローカル HBM アクセスは ~数十 ns、Celestial Gen1 のプール値は~200 nsです。この ~150 ns の上乗せは帯域律速のストリーミング（重み／活性化のトラフィック）には見えませんが、レイテンシ律速のランダムアクセス（KV-cache、デコード時の attention）には実際の税となります。この単一の数値が、どのワークロードがプール化された VRAM に耐えられるかを決定します。しかもこれは 1 社のベンダー値に依拠しているため、コミットする前に検証してください。
5. 設計された解決策 — 3 つの地平
Horizon 1（現在 → ~2 年）：光ファブリック、電気メモリ
設計。HBM はローカルかつ電気のまま維持し、スケールアップ／スケールアウトの SerDes を UCIe optical I/O chiplet と CPO スイッチングで置き換えます。同じ光学系で CXL / NVLink / UALink / Ethernet を運べるよう、UCIe 電気インターフェース + プロトコル非依存の optical PHY で標準化します。
見返り。リンク電力を ~65～73% 削減（Meta は 65% を実測：800G あたり 15 W に対し 5.4 W）、到達距離の延伸、そして一等地の解放 → パッケージ内 HBM の増加。メモリセマンティクスに手を触れずに実効 VRAM を増やせます。
トレードオフ。HBM:演算の固定比率をまだ打破できず、CPO の保守性リスクを導入します（§6）。
Horizon 2（~2～5 年）：光でディスアグリゲーション／プール化された HBM
設計。HBM をパッケージから取り出し、CXL 類似のファブリック上で光接続されたメモリプールにします（Photonic Fabric / Marvell CXL スイッチのテンプレート）。演算ノードは共有プールから容量を弾力的に引き出します。
見返り。本来の「photonic VRAM」の解決策です。容量が GPU ダイから独立してスケールし、ジョブごとにメモリを適正化して HBM の遊休化を止められます。
トレードオフと緩和策。~200 ns の税です。階層化メモリモデルを設計します。ホット／レイテンシ重要状態（KV-cache、現在のレイヤー）はローカルに留め、ウォーム／帯域律速状態（重み、コールドなエキスパート、長いコンテキスト）は光プールに置きます。
Horizon 3（5 年以降、研究段階の賭け）：フォトニックインメモリ／コンピュート・イン・ネットワーク
設計。演算を光／メモリドメインに押し込みます。pSRAM インメモリアレイ（~0.9～1.5 TOPS、~2.5 TOPS/W、0.5 pJ/switch、GF 45SPCLO で製造）と、ファブリック上のコンピュート・イン・ネットワーク・リダクション。
状況。ビットセルは製造済みですが、システムスループットはシミュレーションであり、シリコンで実測されていません。計画ではなく、ヘッジ／ウォッチ項目です。
6. リスク — 実際にこれを潰すもの
以下のリスクはすべて独立に検証されました。決定的な障害は物理的なものではなく、運用上のものです。
- レーザーの壁面電力効率 ~10%（III-V-on-Si DFB で ~16%）。地味ながら支配的な損失であり、あらゆる「サブ pJ/bit リンク」がこれをひそかに除外しています。緩和策：外部／共有レーザーバンク（ELSFP）。
- CPO はホットスワップモデルを壊します。組み込み光エンジンが故障すると、フロントパネルのプラガブルではなくパッケージ／ボード全体の交換を強いられかねません。これは運用経済上の問題です。緩和策：着脱可能な光サブアセンブリ／外部レーザーの FRU 化。
- 3D スタックの熱問題。垂直積層は熱を集中させ、デバイス物理よりも先に光密度を制限しうる。2.5D／横方向集積の方が緩やかに劣化します。（熱が唯一の天井であるという、より強い主張は 0対3 で反証されました。）
- エコシステムの分断。市場が UCIe-optical + CXL/UALink（マルチベンダープール）に収束するのか、独自ファブリック（NVLink、Marvell/Celestial）に分断されるのかは未解決の問いです。アーキテクチャを賭ける標準化リスクです。
7. あえて依拠しなかった主張（敵対的に反証済み）
以下の魅力的に聞こえる主張は検証に耐えられず、推奨事項から除外されています。
| 反証された主張 | 投票 | 備考 |
|---|---|---|
| Celestial Photonic Fabric は「銅の 2 倍以上の電力効率」 | 1対2 | ベンダー主張、未実証 |
| 「大規模で >2 Tbps/mm かつ サブ 1 pJ/bit」を単一の実証済みパッケージとして | 0対3 | 各構成要素は成立するが、複合は成立しない |
| ヘテロジニアス CPO の歩留まり = 各ダイ歩留まりの積であり、スケールを制限する | 1対2 | 誇張されている |
| 「天井を決めるのは photonics ではなく熱である」 | 0対3 | 深刻な制約ではあるが、硬い壁ではない |
また、ベンダーの性能値（Celestial 16 Tbps / 25×、Ayar 8 Tbps）はアーキテクチャ的には検証済みだが、独立したベンチマークは取られていないものとして扱ってください。
8. 具体的な推奨事項
- まずファブリックに、メモリは後で採用する。スケールアップ／スケールアウト向けの optical I/O + CPO は、今すぐ実際の ROI が得られる唯一の段です（リンク電力 65～73%、一等地の解放 → ローカル HBM の増加）。あらゆるディスアグリゲーションの賭けとは独立に実施してください。
- UCIe-optical + CXL セマンティクスで標準化する。マルチベンダーで光プール化されたメモリへの唯一の道であり、分断リスクをヘッジします。単一の独自ファブリックに溶接しないでください。
- プール化の前に、自社のワークロードで ~200 ns の税を評価する。帯域律速 → 積極的にプール化。レイテンシ律速のデコード → ローカルに維持。ホット／ウォームの階層モデルを明示的に構築してください。
- リンクの pJ/bit だけでなく、レーザー効率と保守性を予算に織り込む。展開を止めるのはデバイス物理ではなくこれらです。外部レーザー／FRU 保守可能な設計を要求してください。
- フォトニックインメモリ演算はウォッチ項目としてのみ資金投入する。シリコンで検証されたシステムはまだありません。
9. 次に解決すべき未解決の問い
- レーザーの壁面電力（~10%）を含めた、光リンクの真のエンドツーエンド・システムレベルのビットあたりエネルギーは、HBM4/HBM3E の電気アクセスと比べてどうか。サブ pJ/bit の優位性は完全な会計の下でも生き残るのか。
- ~200 ns のプーリングレイテンシは、実際のランダムアクセスワークロード（KV-cache、attention）をどれほど悪化させるのか。どのワークロードがプール化 HBM に耐え、どれがローカル HBM を必要とするのか。
- CPO の保守性とレーザーの信頼性は、データセンターとして許容できる FRU 経済性に到達できるのか。ハイパースケーラーが大規模にプラガブルを置き換える前に、どの MTBF／修理しきい値を満たす必要があるのか。
- エコシステムは単一の標準スタック（UCIe-optical + CXL/UALink）に収束するのか、それとも独自ファブリックに分断されるのか。
主要な情報源
- Gholami 他、AI and Memory Wall、IEEE Micro 2024 — arXiv:2403.14123
- Celestial AI、Photonic Fabric for Memory & Compute Disaggregation、OFC 2025 W3D.1 — Optica
- Marvell・Celestial AI 買収リリース（2025 年 12 月） — investor.marvell.com
- Ayar Labs — 世界初の UCIe optical chiplet（2025 年 3 月） — BusinessWire
- Columbia Lightwave、IEEE CICC 2024（岸辺密度、熱チューニングエネルギー） — PDF
- Nature Photonics 2025（120 fJ/bit、5.3 Tb/s/mm²） — nature.com
- Nature Communications silicon-photonics ロードマップ（レーザー WPE） — PMC10811194
- IET Optoelectronics 2021（プラガブル対 CPO の分岐） — Wiley
- pSRAM インメモリ演算 — arXiv:2602.00892